مشخصات مقاله:
عنوان فارسی مقاله:
معماری جمع کننده ترکیبی با بازدهی انرژی بالا
عنوان انگلیسی مقاله:
Energy efficient hybrid adder architecture
کلمات کلیدی مقاله:
جمع کننده ها، جمع کننده های ترکیبی، کم انرژی، طراحی VLSI
مناسب برای رشته های دانشگاهی زیر:
مهندسی برق و مهندسی کامپیوتر
مناسب برای گرایش های دانشگاهی زیر:
مدارهای مجتمع الکترونیک، مهندسی الکترونیک، مهندسی الگوریتم ها و محاسبات و سیستمهای الکترونیک دیجیتال
وضعیت مقاله انگلیسی و ترجمه:
مقاله انگلیسی را میتوانید به صورت رایگان با فرمت PDF از باکس زیر دانلود نمایید. ترجمه این مقاله با فرمت WORD – DOC آماده خریداری و دانلود آنی میباشد.
فهرست مطالب:
چکیده
1. مقدمه
2. خط پخش رقم نقلی
3. یافتن نقطه میانی بهینه
4. جمع ترکیبی زمان لگاریتمی
5. نتایج تجربی
6. نتیجه گیری
قسمتی از مقاله انگلیسی و ترجمه آن:
1. Introduction
With the explosion of mobile computers and other portable devices, low-power and low-energy design became a must. Power and energy go hand in hand; power reduction leads to lower energy consumption over a fixed time span. Arithmetic circuits are considerable contributors of power and energy in computation intensive applications and require therefore a careful power-delay design tradeoff [1; Ch. 26]. Addition is a fundamental arithmetic operation for which a wide variety of algorithms and methods exist [2]. Many alternatives for adder architectures have been invented [1 Ch. 5–8] with emphasis on their VLSI circuit implementation [3]. Carrylookahead (CLA) [1 Ch. 6], carry-skip [4], and carry-select [5] adder architectures, among many others, present different area-delaypower tradeoffs. Several works studied energy-efficient adders. While in [6,7] basic full-adder cells were proposed, in [8,9] carrypropagate adders were compared. It was noted in [9] that faster arithmetic circuits can be more energy efficient, a direction taken by our work.
1. مقدمه
با انفجار رایانه های همراه و سایر دستگاه های قابل حمل، طراحی کم مصرف و کم انرژی به یک الزام تبدیل شده است. برق و انرژی دست به دست انتقال می یابند؛ کاهش مصرف برق سبب کاهش مصرف انرژی در یک مدت زمان ثابت می شود. مدارهای حسابی از عوامل کمکی مهم در مصرف برق و انرژی در کاربردهای با بار محاسباتی زیاد محسوب شده و درنتیجه به جایگزینی دقیق طراحی برق مصرفی-تأخیر نیاز دارند.
عمل جمع یک عملکرد حسابی بنیادی است که الگوریتم ها و روش های گوناگونی برای آن وجود دارد (2). بسیاری از طرح های جایگزین برای معماری جمع کننده ها با تأکید بر پیاده سازی مدار VLSI آنها اختراع شده است. معماری های جمع کننده با پیش بینی رقم نقلی (CLA)، جمع کننده رد رقم نقلی (4) و جمع کننده گزینش رقم نقلی (5) در بین بسیاری از معماری های دیگر، جایگزینی متفاوتی از فضا-تأخیر-برق مصرفی ارائه می دهند. تحقیقات متعددی به مطالعه جمع کننده های با بازدهی انرژی بالا پرداخته اند. در حالی که در مقالات (6.7) سلول های اصلی جمع کننده کامل پیشنهاد شده اند، در مقالات (8.9) جمع کننده های پخش رقم نقلی مقایسه شده اند. در مقاله (9) به این اشاره شد که مدارهای حسابی سریعتر می توانند بازدهی انرژی بیشتری داشته باشند که همان مسیری است که تحقیق ما در پیش گرفته است.