مقاله ترجمه شده درباره به حداقل رساندن مدارهای ترکیبی سه تایی CNTFET با استفاده از خنثی سازی تکنیک لیترال – سال 2014
مشخصات مقاله:
عنوان فارسی مقاله:
به حداقل رساندن مدارهای ترکیبی سه تایی CNTFET با استفاده از خنثی سازی تکنیک لیترال
عنوان انگلیسی مقاله:
Minimization of CNTFET Ternary Combinational Circuits Using Negation of Literals Technique
کلمات کلیدی مقاله:
جمع کننده، کایرالیته ها، CNTFET، مقایسه کننده، دیکدر (کدگشا)، HSPICE، منطق چند-مقداری، محصول تاخیر توان، کم کننده، سه تایی
مناسب برای رشته های دانشگاهی زیر:
مهندسی برق
مناسب برای گرایش های دانشگاهی زیر:
مهندسی الکترونیک، مدارهای مجتمع الکترونیک، الکترونیک قدرت و ماشینهای الکتریکی
وضعیت مقاله انگلیسی و ترجمه:
مقاله انگلیسی را میتوانید به صورت رایگان با فرمت PDF از باکس زیر دانلود نمایید. ترجمه این مقاله با فرمت WORD – DOC آماده خریداری و دانلود آنی میباشد.
فهرست مطالب:
چکیده
1. مقدمه
2. عملیات منطق سه تایی
3 ترانزیستور نانولوله ای کربنی اثر میدانی
4 پیاده سازی سطح مدار منطق سه گانه
4.1 گیت های سه تایی یا گیت های- T
4.2 دیکدر سه تایی (کدگشا)
4.3 نیمه جمع کننده سه تایی
4.4 سه تایی تمام جمع کننده
4.5 نیمه کم کننده سه تایی
4.6 سه تایی کامل کم کننده
4.7 مقایسه کننده دودویی 2 بیتی
4.7.1 سه تایی برابری مقایسه کننده
4.7.2 سه تایی کمتر از مقایسه کننده
4.7.3 سه تایی بیشتر از مقایسه کننده
5 نتایج و بحث
6. نتیجه گیری
قسمتی از مقاله انگلیسی و ترجمه آن:
Abstract
A multi-threshold design can be achieved by employing carbon nanotubes (CNTs) with different diameters, as the threshold voltage of the carbon nanotube field effect transistor (CNTFET) depends on the diameter of the CNT. In this paper, this feature is exploited to design ternary logic circuits for achieving improved performance. We presented new design for CNTFET-based ternary combinational circuits such as half adder, full adder, half subtractor, full subtractor and comparator using negation of literals technique. Extensive simulation results using Synopsis HSPICE simulator demonstrate that using new technique 5–145 times improvement in power delay product can be achieved with reduced gate count compared to the existing ternary–binary combinational gate design.
چکیده
یک طراحی چند-آستانه ای را می توان با استفاده از به کارگیری نانولوله های کربنی (CNTها) با قطرهای مختلف به دست آورد, زیرا ولتاژ آستانه ترانزیستور اثر میدانی نانولوله کربنی (CNTFET) بستگی به قطر CNT دارد. در این مقاله، این ویژگی برای طراحی مدارهای منطقی سه گانه به منظور دستیابی به عملکرد بهبود یافته مورد استفاده قرار می گیرد. ما طراحی جدیدی را برای مدارهای ترکیبی سه تایی مبتنی بر-CNTFET مانند نیمه جمع کننده، جمع کننده کامل، نیمه کم کننده، کم کننده کامل و مقایسه کننده با استفاده از خنثی سازی تکنیک لیترال ارائه می نماییم. نتایج گسترده شبیه سازی با استفاده از شبیه ساز Synopsis HSPICE نشان می دهد که استفاده از بهبود 5-145 برابری تکنیک جدید در محصول تاخیر توان را می توان با تعداد کاهش یافته گیت ها در مقایسه با طراحی گیت ترکیبی سه تایی-باینری موجود به دست آورد.
