ترجمه مقاله یک مبدل آنالوگ به دیجیتال SAR 2 بیت بر سیکل و 400 MS/s با DAC مقاومتی – سال 2012
مشخصات مقاله:
عنوان فارسی مقاله:
یک مبدل آنالوگ به دیجیتال SAR 2 بیت بر سیکل و 400 MS/s با DAC مقاومتی
عنوان انگلیسی مقاله:
An 8-b 400-MS/s 2-b-Per-Cycle SAR ADC With Resistive DAC
کلمات کلیدی مقاله:
مبدل آنالوگ به دیجیتال، DAC مقاومتی، رجیستر تقریب متوالی SAR)، 2) بیت بر دوره (2 b/C)
مناسب برای رشته های دانشگاهی زیر:
مهندسی برق
مناسب برای گرایش های دانشگاهی زیر:
مهندسی الکترونیک، مدارهای مجتمع الکترونیک و سیستمهای الکترونیک دیجیتال
وضعیت مقاله انگلیسی و ترجمه:
مقاله انگلیسی را میتوانید به صورت رایگان با فرمت PDF از باکس زیر دانلود نمایید. ترجمه این مقاله با فرمت WORD – DOC آماده خریداری و دانلود آنی میباشد.
فهرست مطالب:
چکیده
1- مقدمه
2- تحلیل و معماری ADC
الف) دقت دوره SAR
ب) قدرت تشخیص ADC
3- پیاده سازی مداری
الف) مدارهای نمونه برداری با شبکه بوت-استرپ تزویج شده متقاطع
ب) DAC مرجع
ج) دیکودر دیجیتال:
د) کالیبراسیون آفست
4- ملاحظات طراحی اولیه
5- نتایج اندازه گیری
6- نتیجه گیری
قسمتی از مقاله انگلیسی و ترجمه آن:
I. INTRODUCTION
S UCCESSIVE approximation register (SAR) analog-todigital converters (ADCs), which perform the conversion with only one comparator, achieve lower power with higher efficiency when compared with other types of ADCs [1]–[4]. Based on its highly digitized architecture, state-of-the-art SAR ADCs consume less and less power benefiting from CMOS technology down-scaling and provide very efficient solutions for a wide range of specifications. Typically, the SAR ADC is appropriate for low-bandwidth applications because it requires N+1 or more clock cycles to obtain N-bit resolution. Achieving a moderate resolution SAR ADC for very high-speed applications, namely, over 150 MS/s, implies a tough design of the dynamic comparator. Time-interleaved implementations enhance the speed, but imperfections such as timing skew and channel mismatch limit the resolution [4]. Obviously, the power effectiveness remains the same because an increased speed entails the multiplication of hardware and power.
1- مقدمه
مبدل های آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR) که عملیات تبدیل را تنها با یک مقایسه گر انجام می دهند، در مقایسه با دیگر انواع ADC ها دارای توان کمتر و بازده بیشتری هستند [1-4]. مبتنی بر معماری رقمی شده زیاد آن، جدیدترین تکنولوژی های SAR ADC توان بسیار کمتری را نسبت به تکنولوژی CMOS مصرف می کنند که جزو مزایای آنها است و جواب های بسیار موثری را برای محدوده وسیعی از مشخصه ها فراهم می کند. به صورت کلی، SAR ADC برای کاربردهای با پهنای باند پایین مناسب است زیرا این مورد نیازمند N+1 دوره کلاک یا بیشتر جهت دستیابی به دقت N بیت است. با دست یابی به یک توانایی تشخیص متوسط در SAR ADC برای کاربردهای با سرعت بسیار بالا یعنی بیش از 150 MS/s، یک طراحی پیچیده از مقایسه گرهای دینامیکی مورد نیاز است. پیاده سازی های مبتنی بر جاگذاری-زمان سبب بهبود سرعت می شود اما نقص هایی مانند انحراف زمانی و عدم تطبیق کانال سبب محدود شدن دقت می شود [4]. به طور واضح، تاثیر بخشی توان ثابت باقی می مند زیرا افزایش سرعت مستلزم افزایش سخت افزار و توان می شود.
