مقاله ترجمه شده درباره یک معماری VLSI برای افزایش تحمل پذیری در برابر خطای NoC – سال 2013
مشخصات مقاله:
عنوان فارسی مقاله:
یک معماری VLSI برای افزایش تحمل پذیری در برابر خطای NoC با استفاده از توپولوژی شبکه چهار یدک و پیکربندی مجدد پویا
عنوان انگلیسی مقاله:
A VLSI Architecture for Enhancing the Fault Tolerance of NoC using Quad-spare Mesh Topology and Dynamic Reconfiguration
مناسب برای رشته های دانشگاهی زیر:
مهندسی فناوری اطلاعات، کامپیوتر و برق
مناسب برای گرایش های دانشگاهی زیر:
شبکه های کامپیوتری، معماری سیستم های کامپیوتری و مدارهای مجتمع الکترونیک
وضعیت مقاله انگلیسی و ترجمه:
مقاله انگلیسی را میتوانید به صورت رایگان با فرمت PDF از باکس زیر دانلود نمایید. ترجمه این مقاله با فرمت WORD – DOC آماده خریداری و دانلود آنی میباشد.
فهرست مطالب:
چکیده
1- مقدمه
II. طرح شبکه چهار یدکی (QUAD-SPARE MESH)
A. توپولوژی شبکه چهار یدکی
B. پیکربندی مجدد توپولوژی
C. الگوریتم مسیریابی
III. نتایج ارزیابی و تجربی
A. تحلیل اعتبار
B. تحلیل های اعتبار تنزل زمان
C. زمان متوسط برای تحلیل شکست
D. خروجی
IV. نتیجه گیری
قسمتی از مقاله انگلیسی و ترجمه آن:
number of processing elements (PEs) has been integrated on a single chip, a variety of interconnection schemes have been proposed, including crossbars, rings, buses, and Network-on-Chip (NoC) [1 ]. The packet-based NoC is considered a promising solution to the interconnection challenges of future SoC designs [2]. It is scalable and has been widely utilized to decouple communication from computation, thus improving performance. The reliability of an NoC is critical to guarantee the reliability of communication. Many solutions have been proposed to improve the reliability of a system; these include fault tolerant routing algorithms [3,4] and various topologies for implementing the communication infrastructure [ 5 , 6 ]. These methods, however, cannot make use of the good PEs when there are faulty routers in the network. With the increasing circuit density and more hardware resources on chip available, redundancy techniques have been widely used for fault tolerance. Redundancy can be achieved at different levels, including microarchitecture level [7,8], core level [9] and router level [10]. Router-level redundancy is considered efficient as the mesh size increases. In a routerlevel redundant design proposed in [10], each column has a spare router located on the top row. This method works well, however the reconfiguration is complicated and cannot be performed dynamically.
1- مقدمه
با افزایش تعداد عناصر پردازشی(PEs) که روی یک تراشه یکپارچه شدند، انواع طرح های متصل داخلی که پیشنهاد شده بودند، عبارتند از: میله‌های عرضی ، حلقه‌ها، گذرگاه‌ها و شبکه روی تراشه (NoC)(1). بسته مبتنی بر NoC بعنوان یک جواب امیدوارکننده برای چالش‌های متصل داخلی طرح‌های SoC آینده در نظر گرفته شده است (2). این مقیاس‌پذیر است و بطور گسترده‌ای برای جداکردن ارتباط از محاسبات استفاده می‌شود، در نتیجه عملکرد را بهبود می‌بخشد.
اعتبار یک NoC برای تضمین اعتبار ارتباطات، بسیار بحرانی است. راه حل‌های زیادی برای بهبود اعتبار یک سیستم پیشنهاد شده است؛ اینها شامل الگوریتم های مسیریابی تحمل پذیری در برابر خطا می‌باشند (3،4) و توپولوژی‌های مختلفی برای اجرای زیرساخت‌های ارتباطی (5،6). با این حال، این روش‌ها، نمیتوانند در زمانی که روترهای معیوب در شبکه وجود دارند از PeS خوب استفاده کنند.
با افزایش تراکم مدار و منابع سخت افزاری بیشتر روی تراشه موجود، تکنیک های فراوانی (افزونگی) به طور گسترده‌ای برای تحمل خطا مورد استفاده قرار گرفته‌اند. فراوانی (افزونگی) می‌تواند در سطوح مختلفی بدست آید، از جمله سطح ریزمعماری (7،8)، سطح هسته (9) و سطح روتر (10). افزونگی سطح روتر هنگامی که اندازه شبکه زیاد می‌شود، کارآمد در نظر گرفته می‌شود. در سطح روتر طرح افزونه (برکنارشده) پیشنهادی در منبع (10)، هر ستون دارای یک روتر یدکی است که در ردیف بالا قرار گرفته است. این روش بخوبی کار می کند، با این حال، پیکربندی مجدد پیچیده است و نمی‌تواند بصورت پویا انجام شود.
