مشخصات مقاله:
عنوان فارسی مقاله:
معماری کارامد اندازه متغیر HEVC 2D-DCT برای پایگاه های FPGA
عنوان انگلیسی مقاله:
Efficient architecture of variable size HEVC 2D-DCT for FPGA platforms
کلمات کلیدی مقاله:
H.265/HEVC، تبدیل کسینوسی گسسته دو بعدی، (2D-DCT)، پایگاه FPGA، معماری سخت افزار
مناسب برای رشته های دانشگاهی زیر:
مهندسی کامپیوتر
مناسب برای گرایش های دانشگاهی زیر:
معماری سیستم های کامپیوتری و برنامه نویسی کامپیوتر
وضعیت مقاله انگلیسی و ترجمه:
مقاله انگلیسی را میتوانید به صورت رایگان با فرمت PDF از باکس زیر دانلود نمایید. ترجمه این مقاله با فرمت WORD – DOC آماده خریداری و دانلود آنی میباشد.
فهرست مطالب:
چکیده
1.مقدمه
2. اثر مرتبط
2.1 الگوریتم DCT پایه
2.2 مولفه ها و ویژگی های سخت افزاری پایگاه FPGA
3. متدولوژی طراحی ارائه شده و معماری مدار
3.1 متدولوژی ارائه شده
3.2 طراحی معماری
4. نتایج و بحث اجرای سیستم
5.نتیجه گیری
قسمتی از مقاله انگلیسی و ترجمه آن:
Abstract
This study presents a design of two-dimensional (2D) discrete cosine transform (DCT) hardware architecture dedicated for High Efficiency Video Coding (HEVC) in field programmable gate array (FPGA) platforms. The proposed methodology efficiently proceeds 2D-DCT computation to fit internal components and characteristics of FPGA resources. A four-stage circuit architecture is developed to implement the proposed methodology. This architecture supports variable size of DCT computation, including 4 × 4, 8 × 8, 16 ×16, and 32×32. The proposed architecture has been implemented in System Verilog and synthesized in various FPGA platforms. Compared with existing related works in literature, this proposed architecture demonstrates significant advantages in hardware cost and performance improvement. The proposed architecture is able to sustain 4 K@30 fps ultra high definition (UHD) TV real-time encoding applications with a reduction of 31–64% in hardware cost.
چکیده
این مطالعه، یک طراحی معماری سخت افزاری (DCT) تبدیل کسینوسی گسسته (2D) دو بعدی برای برنامه نویسی ویدئویی راندمان بالا (HEVC) در پایگاه های آرايه گيتي برنامه‌پذير موردی (FPGA) را ارائه میدهد. متدولوژی ارائه شده به طور کارامدی، محاسبه 2D-DCT را برای تطبیق مولفه های داخلی و مشخصات منابع FPGA پیش میبرد. یک معماری مدار چهار مرحله ای، برای اجرای متدولوژی ارائه شده توسعه می یابد. این معماری از اندازه متغیر محاسبه DCT حمایت میکند، از جمله 4×4 ، 8×8، 16×16 و 32×32. معماری ارائه شده در سیستم وریلوگ اجرا شده است و در پایگاه های FPGA همگذاری شده است. در مقایسه با کارهای مرتبط موجود آثار مکتوب، این معماری ارائه شده، مزایای قابل توجهی را در هزینه سخت افزار و بهبود عملکرد نشان میدهد. معماری ارائه شده، میتواند تعریف فوق بالای 4 K@30 fps (UHD) برنامه های کاربردی زمان حقیقی تلویزیون را با کاهش هزینه سخت افزاری 64-31% حفظ نماید.